Nehalem (il cui nome commerciale sarà “Core i7″) è il nome in codice della nuova architettura che Intel introdurrà nella sua prossima generazione di processori… ed è un po’ una piccola rivoluzione!
Già presentata in occasione dell’IDF di Settembre del 2007 Nehalem tiene fede alla tanto nominata cadenza “tick tock” che prevede, con alternanza di un anno, il cambio di architettura (tock) o di processo produttivo (tick).
Nehalem è quindi sviluppato con processo produttivo a 45 nm e solo nel 2009 saranno introdotte le prime versioni “ridotte” a 32 nm che cadranno sotto il nome in codice di Westmere.
Tanto per fare un piccolo elenco delle novità di questa architettura:
- Gestione dinamica dei core, dei thread e della cache
- Cache L3 per lo scambio dati tra i core
- Memory Controller integraro con eliminazione del Front Side Bus
- Possibilità di grafica integrata
- Possibilità di avere sino a 8 core
- Simultaneous MultiThreading (SMT) che permette digestire un maggior numero di thread senza aumentare i consumi
Il Front side bus (che per la cronaca è il bus che collega la CPU al controller della memoria) è stato eliminato in quanto questa nuova generazione di CPU integra direttamente al suo interno il Memory Controller affiancandolo alla tecnologia Quick Path Interconnect (chip di interconnessione, caratterizzato da una bi-direzionalità dei dati) ottimizzando così la gestione e lo scambio di informazioni tra i core dello stesso processore.
Le prime versioni di Nehalem integrano controller a triplo canale, ciò significa che, per riuscire a sfruttare la massimo la piattaforma non saranno più sufficienti due moduli di memoria, bensì tre. Con l’introduzione dei controller a tre canali aumenta in modo esponenziale la banda passante, garantendo così un costante afflusso dei dati alla crescente potenza di calcolo presente in questa nuova famiglia di processori.
Il Simultaneous MultiThreading “ricicla” la tecnologia HyperThreading utilizzata da Intel all’interno dei Pentium 4 che permette ad un singolo core di indirizzare, allo stesso tempo (sdoppiandolo virtualmente), non più una sola operazione, ma due. Questo viene reso possibile tramite lo sfruttamento dei tempi morti presenti durante l’esecuzione dei processi.
La cache di questa nuova architettura poi si struttura su 3 livelli: un L1 da 64KB (stessa dimensione di quella dei Penryn), un L2 da 256KB per core (nei Penryn erano 6MB condivisi da tutti i core) ed un L3 da 8MB (che perà potra aumentare a seconda del numero di core).
La cache L3 andrà a sostituire, in parte, il ruolo che in Penryn occupava quella L2. Inizialmente, nei primi modelli quad-core, sarà di 8 MB, ma varierà a seconda del numero di core. Come da sempre, questa cache sarà di tipo “inclusivo” e non “esclusivo”. Il termine inclusivo implica il fatto che la cache di terzo livello integri, al suo interno, anche i dati presenti nelle cache L1 e L2.
Che dire d’altro… aspettiamo con ansia l’immissione sul mercato di questo piccolo gioiellino d’ingegneria che segna la fine di un’era e l’inizio di un’altra!
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